Design Logic Online

Verilogのcase vs casex vs casez の違いとは？初心者向けに詳しく解説

Verilog
目次

1. はじめに

Verilogはハードウェア記述言語（HDL）の一つであり、デジタル回路の設計に広く用いられています。その中でも、case文は 条件分岐を効率的に記述する ための重要な構文です。特に 状態遷移（ステートマシン）や多路選択器（マルチプレクサ） の設計に頻繁に使用されます。

本記事では、Verilogのcase文の基本から応用、使用時の注意点までを詳しく解説します。初心者でも理解しやすいように具体的なコード例を交えながら説明 していくので、ぜひ最後までご覧ください。

2. Verilogのcase文の基本構文

case文とは？

Verilogのcase文は、与えられた条件（セレクタ）に基づいて異なる処理を実行するための構文 です。C言語のswitch-case文と同様の働きをしますが、いくつかの特徴的な違いがあります。

基本構文は以下のようになります。

case (式)
    条件1: 文1;
    条件2: 文2;
    条件3: 文3;
    default: 文4;  // どの条件にも一致しない場合
endcase

case文の基本的な使い方

以下の例では、2ビットの入力selに応じて異なる信号をoutに割り当てるシンプルなcase文を示しています。

module case_example(input [1:0] sel, output reg [3:0] out);
    always @(*) begin
        case (sel)
            2'b00: out = 4'b0001;
            2'b01: out = 4'b0010;
            2'b10: out = 4'b0100;
            2'b11: out = 4'b1000;
            default: out = 4'b0000;  // 万が一のためのデフォルト値
        endcase
    end
endmodule

このコードでは、selの値に応じてoutが異なる値を取るように設計されています。default文を追加することで、想定外の入力が来た場合でも適切な動作が保証される ようになっています。

case vs casex vs casez の違い

Verilogには、case文の拡張として casex と casez というバリエーションがあります。これらはワイルドカードのように動作し、特定のビットを無視することができます。

文法特徴
case完全一致を求める（デフォルトの動作）
casexX（未定義値）やZ（高インピーダンス）を無視する
casezZのみを無視する

例えば、casexの使用例を示します。

casez (sel)
    2'b1?: out = 4'b1111; // 最上位ビットが1ならマッチ
    2'b01: out = 4'b0001;
    default: out = 4'b0000;
endcase

ここで1?は、最上位ビットが1であれば下位ビットに関わらずマッチすることを意味します。

3. case文の具体的な使用例

基本的な条件分岐

次の例では、8ビット入力opcodeの値に応じて異なる処理を行う簡単なCPUのデコーダを示します。

module decoder(input [7:0] opcode, output reg [3:0] control_signal);
    always @(*) begin
        case (opcode)
            8'h00: control_signal = 4'b0001; // NOP
            8'h01: control_signal = 4'b0010; // ADD
            8'h02: control_signal = 4'b0100; // SUB
            default: control_signal = 4'b0000; // 未定義命令
        endcase
    end
endmodule

ステートマシンでの利用

case文は 状態遷移（FSM：Finite State Machine） の実装にもよく用いられます。

typedef enum reg [1:0] {IDLE, RUN, STOP} state_t;
state_t current_state, next_state;

always @(posedge clk) begin
    if (reset)
        current_state <= IDLE;
    else
        current_state <= next_state;
end

always @(*) begin
    case (current_state)
        IDLE: next_state = RUN;
        RUN:  next_state = STOP;
        STOP: next_state = IDLE;
        default: next_state = IDLE;
    endcase
end

このコードは3状態のFSMを実装しています。状態管理が必要な回路では、case文を用いることで分かりやすく記述できます。

4. case文を使用する際の注意点

Verilogのcase文を使用する際には、以下のポイントに注意する必要があります。

1. defaultケースを必ず記述する

case文では 全ての可能な入力を網羅するように記述することが重要 です。特に、FPGAやASICで合成するときに、defaultがないと 意図しないラッチが生成される可能性 があります。

2. casex や casez の使用には注意

casexやcasezを使うと、不要な信号がマッチしてしまう可能性 があります。そのため、これらを使う場合は 意図した動作になるかどうか十分にシミュレーション することが重要です。

casez (sel)
    2'b1?: out = 4'b1111; // 最上位ビットが1ならマッチ
    2'b01: out = 4'b0001;
    default: out = 4'b0000;
endcase

このようなコードでは、予期しないマッチングが発生しないかを十分に確認する必要があります。

3. case文を乱用しない

小規模な条件分岐であればif-elseの方が 直感的に理解しやすい ことがあります。case文を使用する際は、複数の選択肢がある場合にのみ適用 するとよいでしょう。

5. まとめ

本記事では、Verilogのcase文について以下の点を解説しました。

✅ case文の基本構文と動作
✅ case vs casex vs casez の違い
✅ case文の具体的な使用例（条件分岐・ステートマシンなど）
✅ case文を使う際の注意点

Verilogで回路設計を行う際に、case文を適切に使うことで コードの可読性が向上し、設計ミスを防ぐ ことができます。今後の設計にぜひ活用してください！

次に学ぶべきVerilogの重要な概念

Verilog case文を理解したら、次は 「always文」や「組み合わせ回路と順序回路」 について学ぶと、さらに理解が深まります！